Giáo trình Truyền dữ liệu

bộ tích phân. 
 (H 9.12) 
 Trên thị trường IC điều chế và giải điều chế biến đổi độ dốc liên tục (Continuously 
Variable Slope Delta, CVSD ) MC 3417 của hảng MOTOROLA cĩ cấu tạo như sơ đồ (H 
9.11) được sử dụng rộng rãi trong điện thoại. (H 9.13) là sơ đồ chức năng của IC MC 3417. 
 (H 9.13) 
9.3.2 Ðiều chế PCM vi phân ( Differential PCM, DPCM) : 
 Ðiều mã xung vi phân DPCM là sự kết hợp hai phương pháp : điều chế Delta và điều 
mã xung. Tín hiệu vi phân e(t), cĩ từ điều chế Delta, được phát đi theo cách điều mã xung 
nghĩa là sẽ được mã hĩa với 2m mức, trong đĩ m là số bít của tín hiệu. Với cách điều chế này 
số bít cần thiết cho việc mã hĩa sẽ giảm đi rất nhiều nếu tín hiệu vào ít thay đổi, điều này dẫn 
đến băng thơng của kênh truyền sẽ giảm đáng kể, tuy nhiên sự quá tải độ dốc vẫn là một vấn 
đề nghiêm trọng cần phải được quan tâm. 
9.4 2914 COMBO CHIP : 
Ðể phục vụ cho việc phát tín hiệu số, các IC CODEC đã ra đời. 
Cĩ thể kể ra dưới đây một số IC đã cĩ mặt trên thị trường: 
- 2910A và 2911A là các IC mã hĩa và giải mã (Codec), khi sử dụng kết hợp với IC 
làm chức năng lọc 2912A. 
- 2913 (20 chân) và 2914 (24 chân) là các IC vừa thực hiện mã hĩa, giải mã và cả 
chức năng lọc trong một chip, được gọi là combo chip. 
- 2916 và 2917 là thế hệ sau, cĩ cùng chức năng như 2913 và 2914 nhưng cĩ it chân 
hơn (16 chân). 
Sau đây, chúng ta sẽ khảo sát một IC tiêu biểu: 2914. 
9.4.1 Vận hành tổng quát. 
9.4.2 Ðộ tin cậy của IC. 
9.4.3 Chế độ giảm nguồn và chờ. 
9.4.4 Chế độ vận tốc cố định. 
9.4.5 Chế độ vận tốc thay đổi. 
9.4.6 Tín hiệu báo. 
9.4.7 Vận hành bất đồng bộ. 
9.4.8 Vịng tương tự. 
9.4.9 ðiện thế tham chiếu chính xác. 
9.4.10 Mạch lọc phát. 
9.4.11 Mạch khuếch đại cơng suất. 
9.4.1 Vận hành tổng quát : 
 Các chức năng chính của 2914: 
- Lọc dải thơng tín hiệu tương tự trước khi mã hĩa và sau khi giải mã. 
- Mã hĩa và giải mã tín hiệu âm thanh và tín hiệu của các cuộc gọi 
- Mã hĩa và giải mã các thơng tin báo hiệu và giám sát. 
- Thực hiện việc nén - giãn. 
(H 9.14 ) là sơ đồ khối của 2914 
 (H 9.14) 
Bảng 9.2 VÀ 9.3 tĩm tắt chức năng của các chân : 
Bảng 9.2 
Ký hiệu Tên Ký hiệu Tên 
VBB 
PWRO+,PWRO- 
GSR 
CLKSEL 
LOOP 
SIGR 
DCLKR 
DR ↓ 
FSR 
GRDD 
Power (-5V) 
Power Amplifier Output 
Receive Gain control 
Power-down select 
Master clock freq. select 
Analog loopback 
Receive signaling bit 
output 
Receive variable data 
rate 
Receive PCM highway 
CLKR 
CLKX 
FSX 
DX 
/DCLKX 
SIGX/ASEL 
GRDA 
VFXI+ 
Receive master clock 
Transmit master clock 
Transmit frame synch. 
Clock 
Transmit PCM output 
Timeslot strobe/ Buffer 
enable 
Transmit variable data rate 
Transmit signaling bit input 
µ- or A-law select 
Analog ground 
VCC input 
Receive frame synch. 
Clock 
Digital Ground 
Power (+5V) 
VFXI- 
GSX 
Noninverting analog input 
Inverting analog input 
Transmit gain control 
Bảng 9.3 
Ký hiêu Chức năng 
VBB 
PWRO+ 
PWRO- 
GSR 
CLKSEL 
LOOP 
SIGR 
DCLKR 
DR 
FSR 
GRDD 
CLKR 
CLKX 
FSX 
DX 
Nguồn -5V ±5% 
Ngã ra khơng đảo của mạch khuếch đại CS thu. Cĩ thể thúc biến áp hỗn hợp 
hoặc trực tiếp cho tải cĩ tổng trở cao (đơn hay vi sai) 
Ngã ra đảo của mạch khuếch đại CS thu. Chức năng giống và bổ túc cho 
PWRO+ 
Ngã vào dùng điều chỉnh độ lợi mạch CS thu. Mức tín hiệu phát cĩ thể được 
điều chỉnh trên dải rộng 12 dB tùy vào điện thế ở chân GSR 
Chọn giảm thế nguồn. Mức cao: 2914 ở trạng thái tác động- Mức thấp: 
Giảm thế nguồn 
Chọn tần số xung đồng hồ thu phát chính: 
CLKSEL = VBB . . . . . . . 2,048 MHz 
CLKSEL = GRDD . . . . .1,544 MHz 
CLKSEL = VCC . . . . . . . 1,536 MHz 
Vịng tương tự. Mức TTL cao: PWRO+ nối (bên trong) VFXI+, GSR nối 
với PWRO-, và VFXI- với GSX. Một tín hiệu số 0 dBm ở ngã vào DR sẽ 
cho ra t.h. số +3dBm ở DX 
Bit báo hiệu ra từ máy thu. Ở chế độ vận tốc cố định, SIGR xuất trạng thái 
logic của bit thứ 8 (LSB) của từ mã PCM của khung báo hiệu mới nhất. 
Chọn chế độ vận tốc cố định hay vận tốc thay đổi để hoạt động: 
DCLKR = VBB: Chế độ vận tốc cố định 
DCLKR khơng nối với VBB : Chế độ vận tốc thay đổi, chân này là ngã vào 
của xung đồng hồ từ 64 KHz tới 2.048MHz (mức TTL). 
Ngã vào PCM. Dữ liệu nhận vào từ chân này ứng với cạnh xuống của 8 
xung đồng hồ liên tiếp. CLKR ở chế độ vt cố định và DCLKR ở chế độ vt 
thay đổi 
Ngã vào xung đồng bộ khung, 8 KHz/ Chốt khe thời gian, phần thu. Trong 
chế độ vận tốc cố định chân này xác định khung loại báo hiệu hay khơng. 
Trong chế độ vận tốc thay đổi, chân này phải được giữ ở mức cao trong suốt 
thời gian của từ mã PCM (8 bit). Phần thu sẽ đi vào chế độ chờ khi chân 
này ở mức thấp trong khoảng thời gian 300ms 
Mass số cho tất cả mạch logic bên trong. Khơng nối với GRDA 
Xung đồng hồ thu chính và vận tốc bit ở chế độ vt cố định; là xung đồng hồ 
thu chính ở chế độ vận tốc thay đổi 
Xung đồng hồ phát chính và vận tốc bit ở chế độ vận tốc cố định; là xung 
đồng hồ phát chính ở chế độ vận tốc thay đổi 
/DCLKX 
SIGX/ASEL 
GRDA 
VFXI+ 
VFXI- 
GSX 
VCC 
Ngã vào xung đồng bộ khung, 8 KHz/ Chốt khe thời gian, phần phát. Hoạt 
động độc lập nhưng theo một cách giống như FSR 
Ngã ra PCM. Dữ liệu xuất ra từ chân này ứng với cạnh lên của 8 xung đồng 
hồ liên tiếp. CLKX ở chế độ vận tốc cố định và DCLKX ở chế độ vận tốc 
thay đổi 
Ngã ra: chốt khe thời gian phần phát. 
Ngã vào: đồng hồ vận tốc bit phần phát. Ở chế độ vận tốc cố định, là ngã 
vào điều khiển đệm 3 trạng thái. Ở chế độ vận tốc thay đổi, là ngã vào xung 
đồng hồ mức TTL cho phép IC hoạt động với vận tốc bit từ 64 Kbps tới 
2048 Kbps 
Chân cĩ 2 chức năng. Khi nối với VBB, cho phép chọn luật nén A-87,6. Khi 
khơng nối với VBB chân này là ngã vào cho bit báo hiệu cĩ mức TTL. Tín 
hiệu này thay thế cho bit LSB của từ mã của các khung báo hiệu. 
Mass chung cho các mạch tương tự 
Ngã vào khơng đảo của tín hiệu tương tự 
Ngã vào đảo của tín hiệu tương tự 
Ngã vào tín hiệu âm thanh của mạch lọc phát. Nhận tín hiệu từ ngã ra mạch 
OPAMP khuếch đại đầu vào. 
Nguồn +5V ±5% 
9.4.2 Ðộ tin cậy của IC : 
Khi tất cả mạch đồng hồ và nguồn đều được nối vào, Combo chip 2914 được cấp 
nguồn bằng cách cung cấp xung cho ngã vào đồng bộ khung phát (FSX) và/hoặc ngã vào 
đồng bộ khung thu (FSR), đồng thời áp vào chân Power Down Select ( ) mức TTL cao. 
2914 cĩ một reset nội khi được cấp nguồn (khi cĩ sự gián đoạn và VBB hoặc VCC được nối 
trở lại). Ðiều này bảo đảm tín hiệu số ra cĩ hiệu lực và do đĩ duy trì sự hội nhập xa lộ PCM 
của IC. 
 Ở phần phát, ngã ra dữ liệu PCM (DX) và Transmit Timeslot Strobe ( ) được giữ 
ở trạng thái tổng trở cao trong khoảng thời gian của 4 khung (500µs) sau khi được cấp 
nguồn. Sau thời gian trể này Combo chip đi vào chế độ vận hành, các tín hiệu DX,( ), và 
tín hiệu báo (signaling) được định vị ở các khe thời gian riêng. Nhờ mạch auto-zeroing ở 
phần phát mạch tương tự cần khoảng 60ms để đạt trạng thái cân bằng. Như vậy, những thơng 
tin báo hiệu như on/off hook gần như cĩ hiệu lực tức thời trong khi tín hiệu tương tự sẽ chỉ 
cĩ hiệu lực sau 60ms. 
 Ở phần thu, chân Signaling Bit Output (SIGR) cũng được giữ ở mức thấp (inactive) 
khoảng 500µs sau khi cấp nguồn và giữ trạng thái khơng tác động này cho đến lúc được cập 
nhật bởi việc nhận khung báo hiệu (signaling frame) 
 Ðể tăng độ tin cậy của hệ thống, chân ( ) và DX được đưa lên trạng thái tổng trở 
cao và chân SIGR giữ mức thấp khoảng 30µs sau một sự gián đoạn của xung đồng hồ chính 
(CLKX). Sự gián đoạn cĩ thể do điều kiện lỗi nào đĩ. 
9.4.3 Chế độ giảm nguồn và chờ : 
 Ðể tiết kiệm năng lượng tiêu thụ xuống tới mức tối thiểu (5 mW), hai chế độ giảm 
nguồn được áp dụng cho 2914, trong đĩ hầu hết các chức năng của nĩ đều khơng được phép. 
Ở chế độ này chỉ các mạch đồng hồ và đệm đồng bộ khung là được cấp nguồn (ở điều kiện 
Enable). 
 Chế độ giảm nguồn được thực hiện bằng cách đặt mức TTL thấp vào chân . 
 Chế độ chờ được thực hiện cho phần phát và thu một cách riêng rẽ bằng cách đưa 
chân FSX hay FSR xuống thấp trong khoảng thời gian 300ms. Khi cả phần thu và phát đều ở 
chế độ chờ thì cơng suất tiêu thụ khoảng 12 mW. 
9.4.4 Chế độ vận tốc cố định : 
 Chế độ vận tốc cố định xảy ra khi nối DCLKR với VBB, lúc này, các mạch đồng hồ 
thu phát chính thực hiện các chức năng: 
- Cung cấp xung đồng hồ chính cho mạch lọc. 
- Cung cấp xung đồng hồ chính cho mạch đổi tương tự - số và ngược lại. 
- Xác định vận tốc bit vào ra giữa codec và xa lộ PCM. 
 Trong chế độ vận tốc cố định, vận tốc bit thu phát bằng với tần số xung đồng hồ và cĩ 
một trong các giá trị 1,536, 1,544, hay 2,048 Mbps. 
 Xung đồng bộ thu phát (FSX và FSR) là 8 KHz dùng xác định tần số lấy mẫu và độ 
rộng của nĩ cho phép phân biệt khung cĩ tín hiệu báo và khung khơng tín hiệu báo, xung cĩ 
độ rộng 1 bit dùng cho các khung khơng cĩ tín hiệu báo và xung cĩ độ rộng 2 bit dùng cho 
các khung cĩ tín hiệu báo. Ngã ra timeslot strobe buffer enable ( ) được dùng để đưa từ 
mã PCM lên xa lộ PCM khi một mạch đệm bên ngồi được dùng để thúc đường này.Ā cũng 
được dùng như một xung cổng bên ngồi cho mạch đa hợp thời gian (H 9.15). 
 Dữ liệu phát ra trên xa lộ PCM từ ngã ra DX ứng với 8 cạnh lên ( ) đầu tiên của xung 
đồng hồ CLKX theo sau cạnh lên của FSX. 
 (H 9.15a) 
 (H 9.15 b) 
 (H 9 .16 a) 
 (H9.16 b) 
Tương tự, ở phần thu, dữ liệu được thu từ xa lộ PCM vào ngã DR ứng với 8 cạnh xuống đầu 
tiên của xung đồng hồ CLKR. Các xung đồng hồ CLKX và CLKR được chọn bởi chân 
CLKSEL và cĩ thể cĩ các giá trị 1,536; 1,544 hay 2,048 MHz. 
Khi sử dụng nhiều kênh (mỗi IC sử dụng cho một kênh), tín hiệu FSX và FSR phải thực hiện 
sự đồng bộ giữa các IC và hệ thống để bảo đảm rằng chỉ cĩ một IC đang phát hay thu ở một 
thời điểm. 
 (H 9.15) là sơ đồ khối và giản đồ thời gian cho hệ thống gồm cĩ một kênh PCM dùng 
2914 ở chế độ vận tốc cố định và hoạt động với tần số đồng hồ chính là 1,536 MHz. Trong 
chế độ này, dữ liệu được truyền dưới dạng các xung ngắn (burst mode). Với một kênh duy 
nhất xa lộ PCM chỉ tác động trong khoảng 1/24 thời gian khung. 
 Từ (H 9.15) cĩ thể cĩ các nhận xét sau đây: 
- Vận tốc bit ra/vào bằng tần số xung đồng hồ chính 1,536 Mbps. 
- Tín hiệu vào/ra codec là 64 kbps (=1.536KHz/24) PCM . 
- Chân DX và DR chỉ tác động trong khoảng 1/24 thời gian khung (125 µs). 
 (H 9.16) là sơ đồ khối và giản đồ thời gian cho 24 kênh PCM - TDM vận hành với 
xung đồng hồ chính là 1,536 MHz. 
9.4.5 Chế độ vận tốc thay đổi : 
 Chế độ này cho phép vận tốc dữ liệu vào /ra thay đổi được. Các xung đồng hồ chính 
vẫn cĩ các giá triü 1,536; 1,544 hay 2,048 MHz , được dùng cho mạch lọc và các mạch biến 
đổi tương-tự-số, số-tương tự. Tuy nhiên, vận tốc tín hiệu thu/phát trên xa lộ PCM tùy vào 
DCLKX và DCLKR. 
Khi FSX ở mức cao, dữ liệu phát ra trên xa lộ PCM từ ngã ra DX ứng với 8 cạnh lên 
( ) đầu tiên của xung đồng hồ DCLKX. Tương tự, khi FSR ở mức cao, dữ liệu trên xa lộ 
PCM vào chân DR ứng với 8 cạnh xuống đầu tiên của xung đồng hồ DCLKR. Chế độ hoạt 
động này cịn được gọi là chế độ ghi dịch (Shift register mode). 
Trên phần phát, từ PCM cuối cùng được lặp lại trong các khe thời gian thừa trong 
khung thời gian 125µs cho đến khi chân DCLKX được cấp xung và FSX lên mức cao. Ðiều 
này cho phép từ PCM được phát ra trên xa lộ nhiều hơn một lần cho mỗi khung. Tín hiệu 
báo khơng cần thiết trong chế độ hoạt động này vì nĩ khơng cung cấp phương tiện để nhận 
dạng khung báo hiệu. 
(H 9.17) là sơ đồ khối và giản đồ thời gian cho hệ thống gồm 2 kênh PCM -TDM 
dùng 2914 ở chế độ vận tốc thay đổi và hoạt động với tần số đồng hồ chính là 1,536 MHz, 
tần số lấy mẫu 8 kHz và vận tốc dữ liệu thu/phát là 128 kbps. 
 Với tần số lấy mẫu 8 kHz, thời gian khung là 125µs. Mỗi từ PCM 8 bit của mỗi kênh 
được phát hay thu trong mỗi 125µs. Cho 16 bit xảy ra trong 125µs, cần đồng hồ phát thu cĩ 
tần số 128 kHz 
 Tín hiệu cho phép phát /thu (FSX và FSR) cho mỗi codec tác động trong mỗi nửa thời 
gian khung. Do đĩ, để hai IC thay phiên làm việc, tín hiệu FSX và FSR cĩ tần số 8 kHz với 
chu kỳ thao tác là 50% cấp thẳng cho một IC và lệch pha 180° cho IC kia. 
 Ðể mở rộng hệ thống lên 4 kênh, chỉ cần tăng tần số xung đồng hồ lên 256 kHz và tín 
hiệu FSX và FSR vẫn cĩ tần số 8 kHz nhưng chu kỳ thao tác là 25%. 
 (H 9.17a) 
 (H9.17 b) 
9.4.6 Tín hiệu báo (signaling) : 
Tín hiệu báo chỉ được thực hiện ở chế độ vận tốc cố định (DCLKR=VBB). Các khung 
báo hiệu của phần thu và phát độc lập với nhau và được nhận diện bởi tín hiệu đồng bộ 
khung cĩ độ rộng tăng gấp đơi so với tín hiệu đồng bộ của các khung thường. 
Trong thời gian của một khung báo hiệu ở phần phát, IC mã hĩa tín hiệu tương tự tới 
và bit LSB của từ mã PCM được thay thế bởi tín hiệu trên chân SIGX. 
Tương tự, đối với khung báo hiệu ở phần thu IC sẽ chỉ giải mã 7 bit cao, bit LSB sẽ 
xuất ra chân SIGR và giữ ở đĩ cho đến khi khung báo khác tới. 
9.4.7 Vận hành bất đồng bộ : 
2914 cĩ thể vận hành theo phương thức đồng bộ và bất đồng bộ trong cả hai chế độ 
vận tốc cố định và vận tốc thay đổi. Theo phương thức bất đồng bộ, xung đồng hồ thu phát 
được cấp từ các nguồn riêng biệt. Và để phần thu phát cĩ thể hoạt động hồn tồn độc lập 
với nhau, trong 2914 cĩ các mạch biến đổi số-tương tự và các nguồn tham chiếu riêng cho 
phần phát và thu. 
Trong cả hai phương thức vận hành, các tín hiệu đồng hồ chính, đồng hồ vận tốc bit 
và chốt khe thời gian phải được đồng bộ ở đầu mỗi khung. Trong chế độ vận tốc thay đổi, 
CLKX và DCLKX phải được đồng bộ ở mỗi khung nhưng cĩ thể cĩ tần số khác nhau. Phần 
thu hoạt động tương tự và độc lập với phần phát. 
9.4.8 Vịng tương tự (analog loopback) : 
Một đặc trưng của 2914 là cĩ khả năng thực hiện vịng tương tự bên trong IC cho 
phép người sử dụng gửi một tín hiệu kiểm tra vào mạch và nhận tín hiệu ở ngã ra. (H 9.18) 
cho thấy cách nối để thực hiện vịng tương tự : ngã ra PWRO+ nối vào ngã VFXI+, GSR nối 
với PWRO- và VFXI- nối với GSX. Với mạch này người sử dụng cĩ thể thực hiện việc thử 
mạch đường dây từ xa bằng cách so sánh tín hiệu số đưa vào phần thu (DR) với tín hiệu số 
tạo ra ở phần phát (DX). Một tín hiệu số 0 dBm đưa vào ngã DR sẽ nhận được ở ngã ra DX 
một tín hiệu cĩ giá trị +3 dBm. 
 (H 9.18) 
9.4.9 Ðiện thế tham chiếu chính xác : 
2914 cĩ mạch tạo điện thế tham chiếu bên trong riêng cho phần phát và thu và được 
điều chỉnh trước khi xuất xưởng. Các trị tham chiếu này xác định độ lợi và đặc tính của IC. 
Do thực hiện bên trong IC nên nĩ cĩ độ chính xác rất cao. 
9.4.10 Mạch lọc phát (transmit filter) : 
Ngã vào phần phát là một OP-AMP cĩ độ lợi điện thế vịng hở là 5000 và độ lợi đơn 
vị cho băng thơng 1 MHz , mạch này cho phép điều chỉnh được độ lợi của dải thơng bằng 
cách thay đổi R1 hoặc R2 (H 9.19) 
(H 9.19) 
Ðể bảo đảm chất lượng tín hiệu của hệ thống, trong IC cĩ các mạch lọc phát dùng tụ 
khĩa (switched capacitor) sau đây: 
- Một mạch lọc hạ thơng với độ suy giảm 35 dB ở tần số lấy mẫu. 
- Một mạch lọc dải thơng cĩ đặc tuyến phẳng phù hợp với dải tần của kênh D của 
AT&T và chuẩn CCITT 
- Một mạch lọc thượng thơng cĩ đặc tuyến dốc đứng ở 200 Hz để loại bỏ tần số 50 Hz 
(60Hz) của đường dây điện và các nhiễu cĩ tấn số thấp khác. 
9.4.11 Mạch khuếch đại cơng suất thu : 
2914 cĩ một mạch khuếch đại cơng suất cân bằng cĩ thể cho hai ngã ra riêng biệt để 
dùng cho chế độ vi sai hoặc chế độ đơn. Ðiện trở tải cho chế độ đơn là 300Ω và cho chế độ 
vi sai là 600Ω . Cơng suất tín hiệu thu được điều chỉnh bởi điện áp chân GSR. Khi nối GSR 
với PWRO- cơng suất ra tối đa và khi nối với PWRO+ cơng suất ra tối thiểu. Cơng suất thay 
đổi từ 0 dB đến -12 dB khi điều chỉnh GSR giữa PWRO+ và PWRO-. 
Mạch (H 9.20) cho thấy cách thiết lập độ lợi mạch ở chế độ vi sai. 
 (H 9.20) 
Trong (H 9.20) các giá trị điện áp ở các chân: 
V0+ ở PWRO+ 
V0- ở PWRO- 
Vo = (Vo+) - (Vo-) 
R1 và R2 là các điện trở điều chỉnh độ lợi cĩ mối giữa nối với GSR, được chọn thỏa 
điều kiện: 
R1 và R2 >10 kΩ và R1 // R2 <100kΩ. 
Ðộ lợi A của mạch khuếch đại cơng suất: 
Trong thiết kế, giá trị R1 và R2 xác định từ biểu thức của A: 
Thí dụ: 
- Nếu A = 1 (cơng suất ra tối đa), thì 
R1/R2 = ∞ hay V(GSR) = V0- (GSR nối với PWRO-) 
- Nếu A=1/2 thì R1/R2 = 2 
- Nếu A=1/4 (Cơng suất ra tối thiểu), thì 
R1/R2 = 0 hay V(GSR) = V0+ (GSR nối với PWRO+) 
Ðể mạch vận hành với chế độ ngã ra đơn và độ lợi đơn vị, chỉ cần nối chân PWRO- 
với chân GSR và lấy tín hiệu ra ở PWRO+. 
Trên đây, chỉ điểm sơ lược một số tính năng của IC, cịn rất nhiều đặc tính khác mà 
trong giới hạn của giáo trình khơng đề cập tới, độc giả cĩ thể tham khảo thêm trong Data 
book của hãng INTEL. 
 PHỤ LỤC 
 MỘT SỐ TỪ VIẾT TẮT 
ACIA: Asynchronous Communication Interface Adapter 4.5 
ADC: Analog to Digital Conerter 1.9 
ADCCP: Advance Data Communication Control Procedure 6.7 
AM: Amplitude Modulation 2.9 
AMI: Alternate Mark Inversion 2.6 
ANSI: American National Standard Institute 6.7 
ASCII: American Standard Code for Information Interchang 1.3 
ASK: Amplitude Shift Keying 2.9 
ATM: Asynchronous Time Division Multiplexing 8.15 
BCC: Block Check Character 3.7 
BCP: Byte Control Protocol 6.3 
BOP: Bit Oriented Protocol 6.3 
BPSK: Binary Phase Shift Keying 7.9 
BSC, BISYNC: Binary Synchronous Communication 6.4 
CCITT: Interface Telegraph & Telephone Consultative Committee 6.7 
CODEC: Coder & Decode 1.4 
CRC :Cyclic Redundancy Check 3.9 
DAA Data Access Arrangement 7.32 
DAC: Digital to Analog Convert 1.9 
DCE: Data Communication Equipment 4.2 
DPSK: Differential Phase Shift Keying 7.19 
DTE: Data Terminal Equipment 4.1 
EBCDIC: Extended Binary Coded Decimal Information Code 4.3 
ENIAC: Electronic Numerical Integrator And Calculator 1.2 
FCC: Federal Communication Commission 1.2 
FCS: Fram Check Sequence 3.8 
FDM: Frequency Division Multiplexing 1.8 
FDX: Full Duplex Tranmission 1.6 
FM: Frequency Modulation 2.9 
FSK: Frequenc y Shift Keying 2.10 
HDX: Half Duplex Tranmission 1.6 
HDLC: High level Data Link Control 6.7 
IBM: International Business Machines Corporation 1.2 
ISO: International Standard Orgazination 1.2 
LAP-B: Link Access Procedure- Balance 6.7 
LRC: Longitudinal Frequence Shift Keying 7.7 
MODEM: Modulation & Demodulation 1.3 
MSK: Minimum Frequency Shift Keying 7.7 
NRZI: Nonreturn- to - Zero Inverted 2.5 
NRZ-L: Nonreturn- to - Zero - Level 2.5 
OQPSK: Offset Quadrature Phase Shift Keying 7.12 
PAM: Pulse Amplitude Modulation 2.12 
PAR: Peak to Average Ratio 6.27 
PCM: Pulse Code Modulation 2.13 
PLL: Phase Lock Loop 1.11 
PM: Pulse Modulation 2.12 
ΦΜ: Phase Modulation 2.11 
PPM: Pulse Position Modulation 2.14 
PSK: Phase Shift Keying 2.11 
PTM: Pulse Time Modulation 2.13 
PWM: Pulse Width Modulation 2.14 
QAM: Quadrature Amplitude Modulation 7.15 
QPSK: Quadrature Phase Shift Keying 7.10 
ROP: Read Only Printer 1.6 
SNR: Signal to Noise Ratio 15 
SSBSC: Singnle Side Band Suppress Carrier 8.2 
SDLC: Synchronous Data Link Control 6.4 
SSDA:Synchronous Serial Data Adapter 6.20 
SX: Simplex Tranmission 1.6 
TDM: Time Division Multiplexing 1.8 
UART: Universal Anschronous Receive Transmitter 4.5 
UART: Universal Synchronous & Asynchronous Receive Transmitter 4.5 
VCO: Voltage Control Oscillator 7.3 
VRC: Vertial Redundancy Check 3.7 
. 
 TÀI LIỆU THAM KHẢO 
1. A. BRUCE CARSON Communication systems 
 Mc. Graw Hill International Editions - 1986 
2. WAYNE TOMASI Telecommunication - Voice/Data with fiber optic applications 
 Prentice- Hall International Editions - 1988 
3. WILLIAM STALLING Data & Computer Communications 
 Maxwell Mac Millan International Editions - 1989 
4.GILBERT HELD Data Communications 
 Sams Publishing - 1994 
5. WILLIAM A. SHAY Understanding Data Communications and Network 
 PWS Publishing Company - 1995 
6. FRED HALSALL Data Communications, Computer Networks and Open systems 
 Prentice- Hall International Editions - 1996 
7. INTEL Microcommunications Handbook - 1988